AI晶片競爭正從「電晶體能做多小」，延伸至「不同晶片如何整合」。隨著先進製程微縮難度與成本攀升，將多塊晶片緊密連接的先進封裝技術，正成為提升效能的重要途徑，也讓台積電(2330-TW)(TSM-US)在AI供應鏈中的角色更加關鍵。

據《華爾街日報》報導，過去晶片進步主要依賴電晶體設計與尺寸縮小，如今則愈來愈仰賴晶片的排列、連接及堆疊方式。這項轉變已醞釀多年，AI運算需求爆發，更讓先進封裝成為半導體競爭焦點。

製程微縮難度升高 多晶片整合兼顧成本與良率

數十年來，半導體業依循英特爾(INTC-US)共同創辦人摩爾(Gordon Moore)提出的觀察，讓單一晶片上的電晶體數量大致每兩年倍增，形成著名的「摩爾定律」，並持續提升效能與能源效率。

然而，過去十多年，隨著電晶體縮小至奈米尺度，這項規律開始受到挑戰。英特爾等業者難以維持過往製程推進速度，即使台積電持續推進技術，每一代電晶體密度的提升幅度，也已不如以往巨大。

最先進製程成本快速攀升，更促使超微(AMD-US)與英特爾早在AI熱潮前，就改變大型中央處理器的設計方式：不再將所有電路集中於一整塊昂貴晶片，而是整合多塊晶片，部分採用較成熟、成本較低的製程，同時改善生產良率。

這類先進封裝技術，讓晶片效能提升不必完全依賴製程微縮，也使不同功能的晶片能以更靈活的方式組合。

輝達AI晶片仰賴先進封裝 下一步走向立體堆疊

AI浪潮則讓封裝競賽進一步加速。對輝達(NVDA-US)而言，研發AI晶片時，成本並非最主要考量，效能才是重點；但若沒有先進封裝，其領先市場的晶片也難以製造。

輝達採用台積電開發的技術，在同一個先進封裝內整合強大的AI運算晶片與大量高頻寬記憶體(HBM)。封裝產能擴張受限，曾成為輝達銷售成長的瓶頸。台積電近年已將舊晶圓廠轉作封裝設施，並將相關產能擴增數倍。

台積電將於周四公布季度財報，持續與客戶合作突破晶片製造限制的封裝布局，也受到關注。未來技術不只把晶片並排連接，而是更進一步將多塊晶片上下堆疊，朝立體整合發展。

封裝過去被視為毛利較低、創新相對有限的業務，如今地位正在改變。台積電等晶片製造商擴大自行承作，將過去多交由外部業者處理的工作納入內部，設備商也看好相關商機。

應用材料(AMAT-US)執行長Gary Dickerson於8月表示，公司今年封裝相關營收預計成長逾70%，凸顯先進封裝不僅改變晶片設計，也正在帶動半導體設備的新需求。