半導體重量級研究機構比利時微電子研究中心（imec）公布2026製程技術藍圖，預計2038年將可實現0.3奈米等級的製程技術，並點名互補式場效電晶體（CFET）結構將是邁入更先進世代製程技術的關鍵。

CFET是讓半導體製造邁入更先進世代製程技術的關鍵，台積電積極投入研發之餘，由於電晶體結構更複雜，需要更強大的周邊支援，驗證分析廠宜特洞燭機先，已具備領先優勢，將與台積電一起大咬CFET帶來的大商機，半導體檢測廠閎康也有望沾光。

宜特（3289）積極投入先進製程驗證領域，已啟動次2奈米世代原子層沉積（ALD）新材料選材與驗證服務，進一步延伸至化學材料端的選材、鍍膜測試與品質確認。

業界人士提到，不論是目前的奈米或更先進的埃米世代，傳統沉積方式都已達物理極限，接下來都必須採用ALD沉積方式。尤其是埃米等級，不可能運用傳統的化學氣相沉積（CVD）與物理氣相沉積（PVD）方式鍍膜。

目前業界ALD於製程段可用於製造高介電薄膜及相關先進電晶體，包括GAA或CFET結構。宜特的ALD相關服務強調是從材料選擇、鍍膜製程、薄膜分析、製程驗證等，協助晶圓代工廠顧及品質，還有協助材料廠將新材料快速合規化。

閎康方面，據了解，該公司已有承接CFET相關案件的合作經驗。未來當先進製程晶圓廠客戶陸續將相關測試樣品交由其檢測，該公司擁有堅強的試片製備技術能力，又已具備相關經驗，可以依照客戶需求予以協助。

閎康先前提到，各項AI（人工智慧）應用如無人自駕電動車、 機器人等，隨市場需求百花齊放，及各項新產品研發專案開展，預期將引發可靠度分析及故障分析市場需求高速成長；隨著AI硬體算力需求驅動先進製程及先進封裝技術，也將有助於材料分析、故障分析檢測需求。

業界人士指出，CFET比起前一個世代的奈米片結構，或環繞式閘極（GAA）結構，由於需要垂直堆疊，因此發展難度更高。當接下來電晶體結構往CFET發展，也會是宜特、閎康發光發熱的舞台。

imec相關技術藍圖是由台積電、英特爾、輝達、超微、三星與艾司摩爾等業者共同參與制定，呈現晶片製造在接下來多年的挑戰與規劃進程。業界預期，imec揭露最新製程技術藍圖，意味摩爾定律將持續推進，台積電也已開始投入CFET結構電晶體，持續領先業界，產業龍頭地位難以撼動。

外媒報導，目前半導體製程進展已達2奈米等級，電晶體閘極接觸間距（CPP）約為48奈米，後續演進到A14等級製程時，CPP預期會縮小至45奈米。

不過，2030年發展至A10製程（約1奈米）之後，CPP將固定在42奈米。這揭示了傳統定義的摩爾定律會遭遇挑戰，透過不斷橫向縮小CPP來提高電晶體密度的方法將到達極限。

imec揭露未來的關鍵轉折點之一，可能是2033年量產的0.7奈米等級製程，到時候可能轉向採用CFET架構，也就是把n型電晶體與p型電晶體進行垂直堆疊，取代傳統的並排配置。

這項架構將使得電晶體微縮增加第三維度，可更有效率地運用空間。未來電晶體密度持續提升可能要靠降低單元高度與垂直整合來達成。