近年來，隨著摩爾定律逐漸走到極限，半導體產業的發展重心也逐步從單純的奈米製程微縮，朝向先進封裝技術的突破。而隨著雲端服務供應商對大型語言模型的訓練需求不斷升級，ＡＩ加速器晶片的設計趨勢，不可逆地朝向整合更多的運算核心與更高容量的高頻寬記憶體（ＨＢＭ）發展。在這樣的架構演進之下，單一晶片的效能提升已逐漸受限，如何在封裝層級實現高密度互連與系統整合，成為推動運算能力持續擴展的關鍵。

在這樣的背景下，CoWoS（Chip-on-Wafer-on-Substrate）成為目前最具代表性的先進封裝技術之一。從結構上來看，CoWoS可拆解為兩個關鍵階段，首先是CoW（Chip-on-Wafer），即將多顆晶片（如GPU/HBM）以微凸塊（micro-bump）方式貼裝於矽中介層（silicon interposer）之上；其次是WoS（Wafer-on-Substrate），即將完成互連的整體晶圓結構再貼裝至封裝基板（通常為ＡＢＦ）。透過這樣的分層整合方式，CoWoS能在矽中介層上實現遠高於傳統基板的佈線密度，使邏輯晶片與記憶體之間可建立大量且高速的訊號通道。

這種架構的核心價值，在於將原本受限於單一晶片尺寸與I/O數量的系統，透過中介層整合為一個高頻寬、低延遲的模組。特別是在ＡＩ與高效能運算應用中，ＨＢＭ與運算晶片之間往往需要數千條以上的訊號連接，CoWoS所提供的高密度ＲＤＬ能力，使其成為目前最成熟且已大規模量產的解決方案。然而，這樣的設計也伴隨著結構性的限制。首先，矽中介層受限於晶圓尺寸與光罩大小，使得封裝面積的擴展能力有限。其次，矽製程本身的成本與產能瓶頸，在ＡＩ需求快速成長的背景下愈發凸顯。此外，ＡＢＦ基板的供應與尺寸限制，也進一步壓縮了整體封裝系統的擴展空間。

在這樣的技術與產業壓力下，CoPoS（Chip-on-Panel-on-Substrate）應運而生，並被視為先進封裝架構的一個重要演化方向。其最關鍵的變化在於製程平台的轉移，即由傳統以圓形晶圓為核心的製造體系，轉向以方形面板為基礎的封裝方式。將中介層改為方形面板ＲＤＬ的核心優勢，在於其可顯著放大單次製程的處理面積。相較於三○○毫米（mm）的晶圓，目前面板ＲＤＬ主要研發尺寸包括310×310毫米、515×510毫米或750×620毫米等三大規格，使單一批次可同時製作更多封裝單元，從而降低單位成本。

在四月的法說會上，台積電董事長魏哲家首度於公開場合提及CoPoS，並透露目前已建置試產線，預計數年後進入量產階段。目前台積電預計於今年在專精先進封裝的子公司采鈺設立首條CoPoS實驗線，隨後明年進入關鍵送樣階段，針對合作夥伴需求優化製程參數。量產階段預定於二八年底至二九年上半年啟動，主要生產基地將落腳於台積電最新且規模最大的先進封裝據點嘉義AP7廠，且首家客戶已確定為輝達。同時，美國亞利桑那廠亦規畫同步或接續跟進。

而CoPoS的發展也意味著供應鏈的轉變。因過去三十年來，全球半導體廠房內的各式設備，從傳輸載具、化學清洗槽到檢測機台，基本上都是為配合十二吋圓形晶圓而設計。當生產線的主角轉換成方形面板時，並非單純的幾何形狀替換，而是牽涉到整個製程邏輯、設備配置與材料選擇的重新設計，可以說整條供應鏈必須進行全面升級。

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